lunaix-os/hal/apic.c

   1 /**
   2  * @file apic.c
   3  * @author Lunaixsky
   4  * @brief Abstraction for Advanced Programmable Interrupts Controller (APIC)
   5  * @version 0.1
   6  * @date 2022-03-06
   7  *
   8  * @copyright Copyright (c) 2022
   9  *
  10  */
  11 #include <hal/apic.h>
  12 #include <hal/cpu.h>
  13 #include <hal/pic.h>
  14 #include <hal/rtc.h>
  15
  16 #include <arch/x86/interrupts.h>
  17
  18 #include <lunaix/mm/mmio.h>
  19 #include <lunaix/spike.h>
  20 #include <lunaix/syslog.h>
  21
  22 LOG_MODULE("APIC")
  23
  24 static volatile uintptr_t _apic_base;
  25
  26 void
  27 apic_setup_lvts();
  28
  29 void
  30 apic_init()
  31 {
  32     // ensure that external interrupt is disabled
  33     cpu_disable_interrupt();
  34
  35     // Make sure the APIC is there
  36     //  FUTURE: Use 8259 as fallback
  37     assert_msg(cpu_has_apic(), "No APIC detected!");
  38
  39     // As we are going to use APIC, disable the old 8259 PIC
  40     pic_disable();
  41
  42     _apic_base = ioremap(__APIC_BASE_PADDR, 4096);
  43
  44     // Hardware enable the APIC
  45     // By setting bit 11 of IA32_APIC_BASE register
  46     // Note: After this point, you can't disable then re-enable it until a
  47     // reset (i.e., reboot)
  48     asm volatile("movl %0, %%ecx\n"
  49                  "rdmsr\n"
  50                  "orl %1, %%eax\n"
  51                  "wrmsr\n" ::"i"(IA32_MSR_APIC_BASE),
  52                  "i"(IA32_APIC_ENABLE)
  53                  : "eax", "ecx", "edx");
  54
  55     // Print the basic information of our current local APIC
  56     uint32_t apic_id = apic_read_reg(APIC_IDR) >> 24;
  57     uint32_t apic_ver = apic_read_reg(APIC_VER);
  58
  59     kprintf(KINFO "ID: %x, Version: %x, Max LVT: %u\n",
  60             apic_id,
  61             apic_ver & 0xff,
  62             (apic_ver >> 16) & 0xff);
  63
  64     // initialize the local vector table (LVT)
  65     apic_setup_lvts();
  66
  67     // initialize priority registers
  68
  69     // set the task priority to the lowest possible, so all external interrupts
  70     // are acceptable
  71     //   Note, the lowest possible priority class is 2, not 0, 1, as they are
  72     //   reserved for internal interrupts (vector 0-31, and each p-class
  73     //   resposible for 16 vectors). See Intel Manual Vol. 3A, 10-29
  74     apic_write_reg(APIC_TPR, APIC_PRIORITY(2, 0));
  75
  76     // enable APIC
  77     uint32_t spiv = apic_read_reg(APIC_SPIVR);
  78
  79     // install our handler for spurious interrupt.
  80     spiv = (spiv & ~0xff) | APIC_SPIV_APIC_ENABLE | APIC_SPIV_IV;
  81     apic_write_reg(APIC_SPIVR, spiv);
  82 }
  83
  84 #define LVT_ENTRY_LINT0(vector) (LVT_DELIVERY_FIXED | vector)
  85
  86 // Pin LINT#1 is configured for relaying NMI, but we masked it here as I think
  87 //  it is too early for that
  88 // LINT#1 *must* be edge trigged (Intel manual vol3. 10-14)
  89 #define LVT_ENTRY_LINT1 (LVT_DELIVERY_NMI | LVT_MASKED | LVT_TRIGGER_EDGE)
  90 #define LVT_ENTRY_ERROR(vector) (LVT_DELIVERY_FIXED | vector)
  91
  92 void
  93 apic_setup_lvts()
  94 {
  95     apic_write_reg(APIC_LVT_LINT0, LVT_ENTRY_LINT0(APIC_LINT0_IV));
  96     apic_write_reg(APIC_LVT_LINT1, LVT_ENTRY_LINT1);
  97     apic_write_reg(APIC_LVT_ERROR, LVT_ENTRY_ERROR(APIC_ERROR_IV));
  98 }
  99
 100 void
 101 apic_done_servicing()
 102 {
 103     *(unsigned int*)(_apic_base + APIC_EOI) = 0;
 104 }
 105
 106 unsigned int
 107 apic_read_reg(unsigned int reg)
 108 {
 109     return *(unsigned int*)(_apic_base + (reg));
 110 }
 111
 112 void
 113 apic_write_reg(unsigned int reg, unsigned int val)
 114 {
 115     *(unsigned int*)(_apic_base + reg) = val;
 116 }